全球半導體行業(yè)增長主要受臺式機、筆記本電腦和無線通信產(chǎn)品等尖端電子設備的需求，以及基于云計算興起的推動。這些增長將繼續(xù)為高性能計算市場領域開發(fā)新應用程序。

首先，5G將讓數(shù)據(jù)量呈指數(shù)級增長。我們需要越來越多的服務器來處理和存儲這些數(shù)據(jù)。這些服務器核心的高端CPU和GPU的復合年增長率有望達到29%。它們將支持大量的數(shù)據(jù)中心應用，比如超級計算和高性能計算服務。在云游戲和人工智能等新興應用的推動下，GPU預計將實現(xiàn)更快增長。互聯(lián)網(wǎng)流量增長了近50%，法蘭克福的商業(yè)互聯(lián)網(wǎng)數(shù)據(jù)交換創(chuàng)下了數(shù)據(jù)吞吐量超過每秒9.1兆兆位的新世界紀錄。

第二個主要驅動因素是移動SoC——智能手機芯片。這個細分市場增長雖然沒有那么快, 但這些SoC在尺寸受限的芯片領域對更多功能的需求，將推動進一步技術創(chuàng)新。

除了邏輯、內存和3D互聯(lián)的傳統(tǒng)維度擴展之外，這些新興應用程序將需要利用跨領域的創(chuàng)新。這需要在器件、塊和SoC級別進行新模塊、新材料和架構的改變，以實現(xiàn)在系統(tǒng)級別的效益。我們將這些創(chuàng)新歸納為半導體技術的五大發(fā)展趨勢。

趨勢一:摩爾定律還有用，將為半導體技術續(xù)命8到10年…

在接下來的8到10年里，CMOS晶體管的密度縮放將大致遵循摩爾定律。這將主要通過EUV模式和引入新器件架構來實現(xiàn)邏輯標準單元縮放。

在7nm技術節(jié)點上引入了極紫外(EUV)光刻，可在單個曝光步驟中對一些最關鍵的芯片結構進行了設計。在5nm技術節(jié)點之外(即關鍵線后端(BEOL)金屬節(jié)距低于28-30nm時)，多模式EUV光刻將不可避免地增加了晶圓成本。最終，我們希望高數(shù)值孔徑(High-NA) EUV光刻技術能夠用于行業(yè)1nm節(jié)點的最關鍵層上。這種技術將推動這些層中的一些多圖案化回到單圖案化，從而提供成本、產(chǎn)量和周期時間的優(yōu)勢。

Imec對隨機缺陷的研究對EUV光刻技術的發(fā)展具有重要意義。隨機打印故障是指隨機的、非重復的、孤立的缺陷，如微橋、局部斷線、觸點丟失或合并。改善隨機缺陷可使用低劑量照射，從而提高吞吐量和成本。

為了加速高NA EUV的引入，我們正在安裝Attolab，它可以在高NA EUV工具面世之前測試一些關鍵的高NA EUV材料(如掩膜吸收層和電阻)。目前Attolab已經(jīng)成功地完成了第一階段安裝，預計在未來幾個月將出現(xiàn)高NA EUV曝光。

除了EUV光刻技術的進步之外，如果沒有前沿線端(FEOL)設備架構的創(chuàng)新，摩爾定律就無法延續(xù)。如今，F(xiàn)inFET是主流晶體管架構，最先進的節(jié)點在6T標準單元中有2個鰭。然而，將鰭片長度縮小到5T標準單元會導致鰭片數(shù)量減少，標準單元中每個設備只有一個鰭片，導致設備的單位面積性能急劇下降。這里，垂直堆疊納米薄片晶體管被認為是下一代設備，可以更有效地利用設備占用空間。另一個關鍵的除垢助推器是埋地動力軌(BPR)。埋在芯片的FEOL而不是BEOL，這些BPR將釋放互連資源路由。

將納米片縮放到2nm一代將受到n-to-p空間約束的限制。Imec設想將Forksheet作為下一代設備。通過用電介質墻定義n- p空間，軌道高度可以進一步縮放。與傳統(tǒng)的HVH設計相反，另一個有助于提高路由效率的標準單元架構發(fā)展是針對金屬線路的垂直-水平-垂直(VHV)設計。最終通過互補場效應晶體管(CFET)將標準cell縮小到4T，之后充分利用cell層面上的第三維度，互補場效應晶體管通過將n-場效應晶體管與p-場效應晶體管折疊。

趨勢2: 在固定功率下，邏輯性能的提高會慢下來

有了上述的創(chuàng)新，我們期望晶體管密度能遵循摩爾所規(guī)劃的路徑。但是在固定電源下，節(jié)點到節(jié)點的性能改進——被稱Dennard縮放比例定律，Dennard縮放比例定律（Dennard scaling）表明，隨著晶體管變得越來越小，它們的功率密度保持不變，因此功率的使用與面積成比例；電壓和電流的規(guī)模與長度成比例。

世界各地的研究人員都在尋找方法來彌補這種減速，并進一步提高芯片性能。上述埋地電力軌道預計將提供一個性能提高在系統(tǒng)水平由于改進的電力分配。此外，imec還著眼于在納米片和叉片裝置中加入應力，以及提高中線的接觸電阻(MOL)。

二維材料如二硫化鎢(WS2)在通道中有望提高性能，因為它們比Si或SiGe具有更強的柵長伸縮能力。其中基于2d的設備架構包括多個堆疊的薄片非常有前景，每個薄片被一個柵極堆疊包圍并從側面接觸。模擬表明，這些器件在1nm節(jié)點或更大節(jié)點上比納米片的性能更好。為了進一步改善這些器件的驅動電流，我們著重改善通道生長質量，在這些新材料中加入摻雜劑和提高接觸電阻。我們試圖通過將物理特性(如生長質量)與電氣特性相關聯(lián)來加快這些設備的學習周期。

除了FEOL, 走線擁擠和BEOL RC延遲，這些已經(jīng)成為性能改善的重要瓶頸。為了提高通徑電阻，我們正在研究使用Ru或Mo的混合金屬化。我們預計半鑲嵌(semi-damascene)金屬化模塊可同時改善緊密距金屬層的電阻和電容。半鑲嵌(semi-damascene) 可通過直接模式和使用氣隙作為介電在線路之間(控制電容增加)

允許我們增加寬高比的金屬線(以降低電阻)。同時，我們篩選了各種替代導體，如二元合金，它作為‘good old’ Cu的替代品，以進一步降低線路電阻。

趨勢3:3D技術使更多的異構集成成為可能

在工業(yè)領域，通過利用2.5D或3D連接的異構集成來構建系統(tǒng)。這些有助于解決內存問題，可在受形狀因素限制的系統(tǒng)中添加功能，或提高大型芯片系統(tǒng)的產(chǎn)量。隨著邏輯PPAC(性能-區(qū)域-成本)的放緩，SoC 的智能功能分區(qū)可以提供另一個縮放旋鈕。一個典型的例子是高帶寬內存棧(HBM)，它由堆疊的DRAM芯片組成，這些芯片通過短的interposer鏈路直接連接到處理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模對模堆疊， AMD 7nm Epyc CPU。在未來，我們希望看到更多這樣的異構SOC，它是提高芯片性能的最佳橋梁。

在imec，我們通過利用我們在不同領域(如邏輯、內存、3D…)所進行的創(chuàng)新，在SoC級別帶來了一些好處。為了將技術與系統(tǒng)級別性能聯(lián)系起來，我們建立了一個名為S-EAT的框架(用于實現(xiàn)高級技術的系統(tǒng)基準測試)。這個框架可評估特定技術對系統(tǒng)級性能的影響。例如:我們能從緩存層次結構較低級別的片上內存的3D分區(qū)中獲益嗎?如果SRAM被磁存儲器(MRAM)取代，在系統(tǒng)級會發(fā)生什么?

為了能夠在緩存層次結構的這些更深層次上進行分區(qū)，我們需要一種高密度的晶片到晶片的堆疊技術。我們已經(jīng)開發(fā)了700nm間距的晶圓-晶圓混合鍵合，相信在不久的將來，鍵合技術的進步將使500nm間距的鍵合成為可能。

通過3D集成技術實現(xiàn)異質集成。我們已經(jīng)開發(fā)了一種基于sn的微突起互連方法，互連間距降低到7m。這種高密度連接充分利用了透硅通孔技術的潛力，使>16x更高的三維互聯(lián)密度在模具之間或模具與硅插接器之間成為可能。這樣就大大降低了對HBM I/O接口的SoC區(qū)域需求(從6 mm2降至1 mm2)，并可能將HBM內存棧的互連長度縮短至多1 mm。使用混合銅鍵合也可以將模具直接與硅結合。我們正在開發(fā)3m間距的模具到晶圓的混合鍵合，它具有高公差和放置精度。

由于SoC變得越來越異質化，一個芯片上的不同功能(邏輯、內存、I/O接口、模擬…)不需要來自單一的CMOS技術。對不同的子系統(tǒng)采用不同的工藝技術來優(yōu)化設計成本和產(chǎn)量可能更有利。這種演變也可以滿足更多芯片的多樣化和定制化需求。

趨勢4:NAND和DRAM被推到極限;非易失性存儲器正在興起

內存芯片市場預測顯示，2020年內存將與2019年持平——這一變化可能部分與COVID-19減緩有關。2021年后，這個市場有望再次開始增長。新興非易失性存儲器市場預計將以>50%的復合年增長率增長，主要受嵌入式磁隨機存取存儲器(MRAM)和獨立相變存儲器(PCM)的需求推動。

NAND存儲將繼續(xù)遞增，在未來幾年內可能不會出現(xiàn)顛覆性架構變化。當今最先進的NAND產(chǎn)品具有128層存儲能力。由于晶片之間的結合，可能會產(chǎn)生更多的層，從而使3D擴展繼續(xù)下去。Imec通過開發(fā)像釕這樣的低電阻字線金屬，研究備用存儲介質堆，提高通道電流，并確定控制壓力的方法來實現(xiàn)這一路線圖。我們還專注于用更先進的FinFET器件取代NAND外圍的平面邏輯晶體管。我們正在探索3D FeFET與新型纖鋅礦材料，作為3D NAND替代高端存儲應用。作為傳統(tǒng)3D NAND的替代品，我們正在評估新型存儲器的可行性。

對于DRAM，單元縮放速度減慢，EUV光刻可能需要改進圖案。三星最近宣布EUV DRAM產(chǎn)品將用于10nm (1a)級。除了探索EUV光刻用于關鍵DRAM結構的模式，imec還為真正的3D DRAM解決方案提供了構建模塊。

在嵌入式內存領域，我通過大量的努力來理解并最終拆除所謂的內存墻，CPU從DRAM或基于SRAM的緩存中訪問數(shù)據(jù)的速度有多快?如何確保多個CPU核心訪問共享緩存時的緩存一致性?限制速度的瓶頸是什么? 我們正在研究各種各樣的磁隨機存取存儲器(MRAM)，包括自旋轉移轉矩(STT)-MRAM，自旋軌道轉矩(SOT)-MRAM和電壓控制磁各向異性(VCMA)-MRAM)，以潛在地取代一些傳統(tǒng)的基于SRAM的L1、L2和L3緩存(圖4)。每一種MRAM存儲器都有其自身的優(yōu)點和挑戰(zhàn)，并可能通過提高速度、功耗和/或內存密度來幫助我們克服內存瓶頸。為了進一步提高密度，我們還在積極研究可與磁隧道結相結合的選擇器，這些是MRAM的核心。

趨勢5:邊緣人工智能芯片行業(yè)崛起

邊緣 AI預計在未來五年內將實現(xiàn)100%的增長。與基于云的人工智能不同，推理功能是嵌入在位于網(wǎng)絡邊緣的物聯(lián)網(wǎng)端點(如手機和智能揚聲器)上的。物聯(lián)網(wǎng)設備與一個相對靠近邊緣服務器進行無線通信。該服務器決定將哪些數(shù)據(jù)發(fā)送到云服務器(通常是時間敏感性較低的任務所需的數(shù)據(jù)，如重新培訓)，以及在邊緣服務器上處理哪些數(shù)據(jù)。

與基于云的AI(數(shù)據(jù)需要從端點到云服務器來回移動)相比，邊緣 AI更容易解決隱私問題。它還提供了響應速度和減少云服務器工作負載的優(yōu)點。想象一下，一輛需要基于人工智能做出決定的自動汽車。由于需要非常迅速地做出決策，系統(tǒng)不能等待數(shù)據(jù)傳輸?shù)椒掌鞑⒎祷??？紤]到通常由電池供電的物聯(lián)網(wǎng)設備施加的功率限制，這些物聯(lián)網(wǎng)設備中的推理引擎也需要非常節(jié)能。

今天，商業(yè)上可用的邊緣 AI芯片，加上快速GPU或ASIC，可達到1-100 Tops/W運算效率。對于物聯(lián)網(wǎng)的實現(xiàn)，將需要更高的效率。Imec的目標是證明推理效率在10.000個Tops /W。

通過研究模擬內存計算架構，我們正在開發(fā)一種不同的方法。這種方法打破了傳統(tǒng)的馮·諾伊曼計算模式，基于從內存發(fā)送數(shù)據(jù)到CPU(或GPU)進行計算。使用模擬內存計算，節(jié)省了來回移動數(shù)據(jù)的大量能量。